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HIGH-SPEED 3.3V
64K x18/x16
SYNCHRONOUS PIPELINED
DUAL-PORT STATIC RAM
IDT70V9389/289L
True Dual-Ported memory cells which allow simultaneous
Features:
◆
access of the same memory location
◆
Full synchronous operation on both ports
– 4ns setup to clock and 0ns hold on all control, data, and
◆
◆
High-speed clock to data access
– Commercial: 7.5/9/12ns (max.)
– Industrial: 9ns (max.)
Low-power operation
– IDT70V9389/289L
Active: 500mW (typ.)
address inputs
– Data input, address, and control registers
– Fast 7.5ns clock to data out in the Pipelined output mode
– Self-timed write allows fast cycle time
– 12ns cycle time, 83MHz operation in Pipelined output
mode
Standby: 1.5mW (typ.)
◆
Separate upper-byte and lower-byte controls for
◆
Flow-Through or Pipelined output mode on either port via
multiplexed bus and bus matching compatibility
the FT /PIPE pins
◆
Industrial temperature range (–40°C to +85°C) is
◆
Counter enable and reset features
available for selected speeds
◆
◆
Dual chip enables allow for depth expansion without
additional logic
LVTTL- compatible, single 3.3V (±0.3V) power supply
◆
◆
Available in a 128-pin Thin Quad Flatpack (TQFP) and
100-pin Thin Quad Flatpack (TQFP)
Green parts available, see ordering information
Functional Block Diagram
R/ W L
UB L
R/ W R
UB R
CE 0L
CE 1L
1
0
1
0
CE 0R
CE 1R
LB L
OE L
0/1
0/1
LB R
OE R
b
FT /PIPE L
0/1
1b 0b
b a
1a 0a
0a 1a
a
0b 1b
0/1
FT /PIPE R
I/O 9L -I/O 17L (2)
I/O 0L -I/O 8L (1)
A 15L
I/O
Control
I/O
Control
I/O 9R -I/O 17R (1)
I/O 0R -I/O 8R (1)
A 15R
A 0L
CLK L
ADS L
Counter/
Address
Reg.
MEMORY
ARRAY
Counter/
Address
Reg.
A 0R
CLK R
ADS R
CNTEN L
CNTRST L
CNTEN R
CNTRST R
4856 drw 01
NOTES:
1. I/O 0X - I/O 7X for IDT70V9289.
2. I/O 8X - I/O 15X for IDT70V9289.
MARCH 2014
1
?2014 Integrated Device Technology, Inc.
DSC-4856/8
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